采用电流基准之 LDO 的线损补偿
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评估硬件
产品型号带"Z"表示符合RoHS标准。评估此电路需要下列选中的电路板
- AD9643-250EBZ ($300.00) AD9643 evaluation board used to evaluate this circuit. Please see "Circuit Evaluation & Test" section for connection information.
- HSC-ADC-EVALCZ ($698.28) Controller board needed to evaluate this circuit. Please see "Circuit Evaluation & Test" section for connection information.
优势和特点
- 14位、250MSPS接收器前端
- 带通抗混叠滤波器
- 数字控制VGA
电路功能与优势
图1所示电路是基于 ADL5202 宽动态范围、高速、数字控制可变增益放大器(VGA)和14位、250 MSPS AD9643 数转换器(ADC)的75 MHz宽带接收机前端。
五阶巴特沃兹抗混叠滤波器基于放大器和ADC的性能与接口要求而优化。由滤波器网络和其它阻性元件引起的总插入损耗约为2.3dB。整体电路(集成带通滤波器)拥有75 MHz的1dB带宽(145 MHz至220 MHz)和110 MHz的3dB带宽(120MHz到230 MHz)。通带平坦度为1 dB。
该电路专为处理以182.5 MHz(第二奈奎斯特频率区域)为中心、采样速率为245.76 MSPS的75 MHz带宽IF信号而优化。在75 MHz频段内采用182.5 MHz模拟输入时，测得的信噪比(SNR)和无杂散动态范围(SFDR)分别为68.4 dBFS和80.7 dBc。
电路描述
图1所示电路接受单端输入并使用宽带宽(5 MHz至300 MHz)M/A-COM TC3-1T+ 1:3 (Z)变压器将其转换为差分输入信号。 ADL5202 6.0 GHz差分放大器具有150Ω的差分输入阻抗，并支持三种不同的增益设置：0 dB、10 dB和20 dB。
ADL5202是 AD9643的理想驱动器，通过带通滤波器可在ADC中实现全差分架构，提供良好的高频共模抑制，同时将二阶失真产物降至最低。ADL5202的可编程增益范围为−11.5 dB至20 dB，步长为0.5 dB。本电路中采用了三种增益设置来说明 ADL5202 和AD9643的高性能。
滤波器网络的插入损耗约为2.3 dB；给 ADL5202编程来提供2.3 dB以上的正增益值时可使用放大器的增益来补偿此损耗。增益还有助于将放大器的噪声影响降至最低。.
抗混叠滤波器是采用标准滤波器设计程序(本例中是来自Agilent的Advanced Design System [ADS])设计的五阶巴特沃兹带通滤波器。选择巴特沃兹滤波器是因为它具有平坦响应。其它滤波器设计程序可从Nuhertz Technologies或QuiteUniversal Circuit Simulator (Qucs) Simulation获得。
为了实现最佳性能，ADL5202 应载入150Ω的净差分负载。1μH电感为 ADL5202的输出级提供偏置，串联电容则将滤波器及ADC与放大器输出端的这种偏置电压隔开。 ADL5202的输出端具有约145Ω的阻抗负载，此阻抗来自滤波器输入和输出端的端接电阻，以及ADC电阻和ADC输入端的串联阻尼电阻。
20Ω电阻与ADC输入串联，将内部开关瞬变与滤波器和放大器隔离开。两个162Ω电阻与ADC并联，用于降低ADC的输入阻抗，使性能更具可预测性。
AD9643的差分输入阻抗与2.2 pF并联，约为3 kΩ。对于该类型的开关电容输入ADC，实部和虚部与输入频率成函数关系；详细分析请参见 应用笔记 AN-742。
五阶巴特沃兹滤波器采用100Ω的源阻抗、293Ω的负载阻抗、75 MHz的1dB带宽以及110MHz的3 dB带宽设计而成。滤波器的最终电路值如图2所示。为滤波器无源元件选择的值是最接近程序生成值的标准值。ADC的内部2.2pF电容在滤波器设计中用作最终分流电容的一部分。ADC输入端的这种分流电容有助于减少ADC输入采样网络的反冲电荷 电流并优化滤波器性能。
表1总结了系统的测量性能，其中3 dB带宽为110 MHz。网络的总插入损耗约为2.3 dB。
表1. 电路的测定性
| 性能规格(1.75 V p-p FS) | 最终结果 |
| 截止频率 fLOW (-1 dB) | 145 MHz |
| 截止频率 fHIGH (-1 dB) | 220 MHz |
| 截止频率 fLOW (-3 dB) | 120 MHz |
| 截止频率 fHIGH (-3 dB) | 230 MHz |
| 通带平坦度 (10 MHz 至190 MHz) | 1dB |
| SNR FS (140 MHz) | 68.4 dBFS |
| SFDR ( 140 MHz) | 80.7 dBc |
| H2/H3 (140MHz) | 80.7 dBc/ 84.5 dBc |
| 总增益(182.5 MHz ，ADL5202 增益 = 20 dB) | 21.8 dB |
| 输入驱动(182.5 MHz) | -13.0 dBm |
图3所示为最终滤波器电路的带宽响应，图4和图5所示为SNR和SFDR性能。
滤波器和接口设计程序
本节介绍放大器/ADC与滤波器接口设计的常用方法。为实现最佳性能(带宽、SNR和SFDR)，放大器和ADC应对一般电路形成一定设计限制，例如：
- 放大器必须参考数据手册推荐的正确直流负载，以获得最佳性能。
- 必须在放大器和电源之间使用直流偏置电感，以便正确地偏置放大器输出。
- ADC的输入阻抗必须通过外部并联电阻降低，并且必须使用正确的串联电阻将ADC与滤波器隔离开。此串联电阻也会减少信号尖峰。
此设计方法倾向于利用大多数高速ADC相对较高的输入阻抗和驱动源相对较低的阻抗，将滤波器的插入损耗降至最低。
有关设计程序的详情，请参见电路笔记CN-0227, CN-0238 和 CN-0279。
本接口电路内的参数具有高互动性；因此优化电路的所有关键规格(带宽、带宽平坦度、SNR、SFDR和增益)几乎不可能。不过，通过变更驱动放大器输出串联电阻(用于低阻 抗输出)和/或与ADC输入端串联的电阻(在图1所示电路中为20Ω)，可以最大程度地减少通常发生于带宽响应内的信号尖峰。
选择ADC输入端的串联电阻，以尽量减少任何残余电荷注入(从ADC内部采样电容)造成的失真。增加此电阻也倾向减少带内的信号尖峰。
不过，增加ADC输入串联电阻也会增加信号衰减，因此放大器必须驱动更大信号才能填充ADC的输入范围。
优化通带平坦度的另一方法是略微变更滤波器分流电容。
ADC输入端接电阻(图1所示电路中为364Ω)通常应该选择为使净ADC输入阻抗介于200Ω和400Ω之间。使该电阻位于此范围内可减少ADC输入电容的影响，并且可能稳定滤波器设计；但是，这样会增加电路的插入损耗。提高该值也会减少信号尖峰。
上述因素的权衡可能有些困难。本设计中，每个参数权重相等；因此所选值代表了所有设计特征的接口性能。某些设计中，根据系统要求，可能会选择不同的值，以便优化 SFDR、SNR或输入驱动电平。
本设计的SFDR性能取决于两个因素：放大器和ADC接口元件值，如图1所示。表1和图4所示的最终SFDR性能数字是在优化滤波器设计后获得的，考虑了用于滤波器设计的 板寄生电容和非理想元件。
该特定设计中可以权衡的另一因素是ADC满量程范围设置。对于采用本设计获得的数据，满量程ADC差分输入电压设置为1.75 V p-p，它可以优化SFDR。将满量程输入范围 更改为2.0 V p-p可稍稍改善SNR，但SFDR性能会略微降低。沿相反方向将满量程输入范围更改为1.5 V p-p可稍稍改善SFDR，但SNR性能会略微降低。
本设计中的信号与0.1μF电容进行交流耦合，以阻挡放大器、其端接电阻和ADC输入之间的共模电压。有关共模电压的更多详情，请参见AD9643数据手册。
无源组件和PCB寄生效应考虑
该电路或任何高速电路的性能都高度依赖于适当的印刷电路板(PCB)布局，包括但不限于电源旁路、受控阻抗线路(如需要)、元件布局、信号布线以及电源层和接地层。有 关高速ADC和放大器PCB布局的更多详情，请参见指南 MT-031 和 MT-101。
对于滤波器内的无源元件，使用低寄生表面贴装电容、电感和电阻。所选电感来自Coilcra0603CS系列。滤波器使用的表贴电容为5%、C0G、0402型，以确保稳定性和精度。
有关系统的完整文档，包括原理图、物料清单及PCB布局，请参见CN-0242 设计支持包。